流水计算机中将指令Cache和数据Cache分开，主要是为了（)

下列关于“指令流水线”的说法中，错误的是()。

A．随着流水段个数的增加，流水段之间缓冲开销的比例增大

B．每个流水段之间的流水段寄存器的位数一定相同

C．指令流水线可以同时访问指令CaChe和数据CaChe

D．指令流水线可以在一个时钟周期内读／写不同的通用寄存器

以下关于cache的途述中，正确的是________。

A．cache和主存都用半导体芯片作为存储介质，因此它们的存取速度相差不大

B．在程序中不能用数据传送指令读出cache中某个单元中存储的内容

C．cache存储容量的大小对计算机的运行速度会产生影响

D．只有将一个程序的全部指令从内存装入cache才能在CPU中运行该程序

对汇编语言程序员而言，下列选项中不透明的是()。 Ⅰ．主存储器的模m交叉存取 Ⅱ．指令寄存器 Ⅲ．Cache存储器 Ⅳ．通用寄存器的个数 Ⅴ．存储器的最小编址单位 Ⅵ．I／O系统是否采用通道方式 Ⅶ．采用流水技术来加速指令的解释 Ⅷ．流水线中的相关专用通路的设计

A．Ⅰ、Ⅱ、Ⅲ

B．Ⅳ、Ⅴ、Ⅵ

C．Ⅶ、

D．Ⅱ、Ⅲ、Ⅳ

到一个向量的每个元素上。 Loop： L．D F0，0(R1) ／／取一个数组元素放入F0 ADD．D F4，F0，F2 ／／加上在F2中的标量 S．D F4，0(R1) ／／存结果 DADDIU R1，R1，-8 ／／指针减8(每个数据占8个字节) BNE R1，R2，Loop ／／若R1不等于R2，表示尚未结束，转移 ／／到Loop继续 现做以下假设。 ①每个时钟周期能流出一条整数型指令和一条浮点操作指令，即使它们相关也是如此。 ②整数ALU运算和地址计算共用一个整数部件，并且对于每一种浮点操作类型都有一个独立的流水化了的浮点功能部件。 ③指令流出和写结果各占用一个时钟周期。 ④具有动态分支预测部件和一个独立的计算分支条件的功能部件。 ⑤跟大多数动态调度处理器一样，写回段的存在意味着实际的指令延迟会比按序流动的简单流水线多一个时钟周期。所以，从产生结果数据的源指令到使用该结果数据的指令之间的延迟为：整数运算1个周期，load指令2个周期，浮点加法运算3个周期。要求： ①列出该程序前面3遍循环中各条指令的流出、开始执行和将结果写到CDB上的时间。 ②如果分支指令单流出，没有采用延迟分支，但分支预测是完美的。请列出整数部件、浮点部件、数据Cache以及CDB的资源使用情况。

A.Cache增大了内存的容量

B.Cache缩短了CPU的等待时间

C.Cache扩大了硬盘的容量

D.Cache可以存放程序和数据

一个时钟周期，失效开销为50个时钟周期，在混合Cache中一次load或store操作访问Cache的命中时间都要增加一个时钟周期，64 KB的指令Cache的失效率为0．15％，64 KB的数据Cache的失效率为3．77％，128 KB的混合Cache的失效率为1．35％。又假设采用写直达策略，且有一个写缓冲器，并且忽略写缓冲器引起的等待。试问指令Cache和数据Cache容量均为64 KB的分离Cache和容量为128 KB的混合Cache相比，哪种Cache的失效率更低？两种情况下平均访存时间各是多少？

下列关于CaChe写策略的论述中，正确的是()。

A．带TLB和写回策略CaChe的CPU执行Store指令时，可能不访问主存

B．采用回写法时，无论被替换的CaChe行是否“被写过”，都要将其写回主存

C．采用全写法，CPI会增大

D．面向包含大量写操作的数据密集型应用的单处理器系统通常采用全写法

下列选项中，用来解决结构冒险(硬件资源冲突)的是()。

A．数据旁路(转发)

B．插入空指令nop

C．延迟转移

D．分离型CaChe

将一个主存块读入CaChe所花费的时间称为缺失损失(Miss Penalty)。若CaChe存取1个字的时间是1个时钟周期，缺失损失为4个时钟周期。某顺序执行的程序有1 000条单字长指令，共访问2 000次主存数据字。已知取指令共发生100次CaChe缺失，访问数据共发生200次CaChe缺失访问，则执行该程序过程中，CaChe一主存的平均访问时间是()个时钟周期。

A．1

B．1．2

C．1．4

D．1．6

下列关于CaChe的说法中，错误的是()。

A．CaChe对程序员是透明的

B．CaChe行／块／槽的大小为用相同体内地址访问凡体交叉存储器一次读出的数据量

C．分离CaChe(也称哈佛结构)是存放指令的CaChe与存放数据CaChe分开设置

D．读操作也要考虑CaChe与主存的一致性问题