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试用J-K触发器设计上题的模8加／减计数器。

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发布时间：2020-08-09

更多“试用J-K触发器设计上题的模8加／减计数器。”相关的问题

第1题

用触发器实现同步时序电路。（1)用J－K触发器设计一个模为8的格雷码同步计数器。（2)用D

用触发器实现同步时序电路。 (1)用J-K触发器设计一个模为8的格雷码同步计数器。 (2)用D触发器设计上述题目。 (3)几点说明。

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第2题

试用JK触发器设计一个模4的可逆计数器。要求控制端X=1，为递增计数；X=0时，为递减计数。状态转换图如

图5．4．12所示。试画出逻辑电路图。

试用JK触发器设计一个模4的可逆计数器。要求控制端X=1，为递增计数；X=0时，为递减计数。状态转换

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第3题

试用74160设计双模计数器，由M控制计数模值，当M=0和M=1时分别实现模6和模8计数。

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第4题

试用JK触发器设计一个2位同步二进制多功能计数器。当控制端XY=00时，计数器状态不变；XY=01时，为加

法计数；XY=10时，为减法计数；XY=11时，则次态为现态求反运算。试写出该计数电路的控制输入真值表(包括状态转换激励表)，并画出用与非门和JK触发器实现这一控制的逻辑电路图。

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第5题

试用J—K触发器构成一个模8格雷码同步计数器（画出逻辑图)。

试用J—K触发器构成一个模8格雷码同步计数器(画出逻辑图)。

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第6题

试用4位并行加法器74LS83和必要的门电路设计一个加/减运算电路。要求电路在控制信号M=0时它将两个输入的4位二进制数相加，而M=1它将两个输入的4位二进制书相减。

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第7题

有种触发器，其状态由时钟脉冲到来时(前沿)D端的状态决定，而与触发器的原状态无关，这种触发器是______。

A.J-K触发器

B.R-S基本触发器

C.D型触发器

D.R-S同步触发器

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第8题

试画出图4－25所示主从型J－K触发器的输出波形。设初态为0。

试画出图4-25所示主从型J-K触发器的输出波形。设初态为0。

试画出图4－25所示主从型J－K触发器的输出波形。设初态为0。试画出图4-25所示主从型J-K触发器

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第9题

状态分配及状态表如表5—18所示。分别写出采用D触发器、J－K触发器时的激励方程和输出方程，并画出逻

状态分配及状态表如表5—18所示。分别写出采用D触发器、J-K触发器时的激励方程和输出方程，并画出逻辑图。

状态分配及状态表如表5—18所示。分别写出采用D触发器、J－K触发器时的激励方程和输出方程，并画出逻

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第10题

试用两片3－8译码器附加其他门电路，设计一个多功能组合逻辑电路。电路功能：P1P2是控制变量，X2X1是输入变量，Y2

试用两片3-8译码器附加其他门电路，设计一个多功能组合逻辑电路。电路功能：P₁P₂是控制变量，X₂X₁是输入变量，Y₂Y₁是输出变量，当P₁P₂取值00时，Y₂Y₁=X₂X₁；当P₁P₂取值01时，输出等于输入加1；当P₁P₂取值10时，输出等于输入减1；禁止P₁P₂取值11。

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