单字节读取1302内部的时钟数据时，单片机软件先执行写地址操作，这个地址是1302的时钟数据地址。（)

总线带宽是多少？影响总线带宽的主要因素是什么？

设机器字长为16位，存储器按字节编址，CPU读取一条单字长指令后，PC值自动加________。

A．1

B．2

C．4

假设某机的指令长度可变(长度在1～4个字节内变化)，而且CPU与存储器的数据传送宽度为32位(每次读取32位)。试问如何区分一个存储字包含多少条指令？

按下列标记符号的解释对应画线。

(1)NUMB 发送/接收寻址字节内RAM存储单元

(2)SLA 虚拟I²C总线时钟线

(3)VSDA 发送/接收数据字节数N内RAM存储单元

(4)MTD 虚拟I²C总线数据线

(5)VSCL 发送数据内RAM存储区首地址

A.56MB/S

B.560MB/S

C.5600MB/S

D.534MB/S

始是空的，CPU从主存存储单元0开始顺序读取2 176个字节数据(即按地址0、1、2的顺序一直读取到地址单元2 175)，然后再重复这样的读数过程7遍(共8遍)，C2ache速度是主存速度的10倍，采用LRU替换算法，假定块替换的时间忽略不计，计算采用Cache后的加速比。

e中，CPU不访问新页中的任何数据。 ③Cache中95％的被替换块将再次被读取，并引起一次失效。 ④Cache使用写回方法，平均60％的块被修改过。 ⑤I／O系统缓冲能够存储一个完整的Cache块。 ⑥访问或失效在所有Cache块中均匀分布。 ⑦在CPU和I／O之间，没有其他访问Cache的干扰。 ⑧无I／O时，每100万个时钟周期内有18 000次失效。 ⑨失效开销是40个时钟周期。如果被替换的块被修改过，则再加上30个周期用于写回主存。 ⑩假设计算机平均每200万个周期处理一页。 试分析I／O对于性能的影响有多大？

到一个向量的每个元素上。 Loop： L．D F0，0(R1) ／／取一个数组元素放入F0 ADD．D F4，F0，F2 ／／加上在F2中的标量 S．D F4，0(R1) ／／存结果 DADDIU R1，R1，-8 ／／指针减8(每个数据占8个字节) BNE R1，R2，Loop ／／若R1不等于R2，表示尚未结束，转移 ／／到Loop继续 现做以下假设。 ①每个时钟周期能流出一条整数型指令和一条浮点操作指令，即使它们相关也是如此。 ②整数ALU运算和地址计算共用一个整数部件，并且对于每一种浮点操作类型都有一个独立的流水化了的浮点功能部件。 ③指令流出和写结果各占用一个时钟周期。 ④具有动态分支预测部件和一个独立的计算分支条件的功能部件。 ⑤跟大多数动态调度处理器一样，写回段的存在意味着实际的指令延迟会比按序流动的简单流水线多一个时钟周期。所以，从产生结果数据的源指令到使用该结果数据的指令之间的延迟为：整数运算1个周期，load指令2个周期，浮点加法运算3个周期。要求： ①列出该程序前面3遍循环中各条指令的流出、开始执行和将结果写到CDB上的时间。 ②如果分支指令单流出，没有采用延迟分支，但分支预测是完美的。请列出整数部件、浮点部件、数据Cache以及CDB的资源使用情况。

部件。 .启动操作包括寄存器操作数的读取，每个时钟周期可以启动两条指令； .执行阶段采用分离的功能单元进行有效地址加法、ALU操作和分支条件判断； .访存阶段只是LW指令的操作步骤，其他指令跳过该阶段； .写缓存是LW和运算指令将推测执行的结果写入重排序缓存，写入重排序缓存中的数据可以立即提供给等待该数据的其他指令，其他指令跳过该阶段； .提交阶段将指令的结果送入寄存器或存储器，每个时钟周期可以提交两条指令。 试写出在执行以下循环程序前3个迭代时指令执行的时空表，标出每条指令在每一个步骤的时刻。 Loop：LW R2，0(R1)；R2：数组元素 ADDUI R2，R2，1；R2加1 SW 0 (R1)，R2；存储结果 DADDUI R1，R1，4；指针加4 BNE R2，R3，Loop；R21：R3时转移

A.2

B.1

C.4

D.3

在8237A的单字节传送方式中，CPU每响应一次DMA请求，只能传送一个字节的数据。( )