某计算机的主存地址空间中,从地址0000H~3FFH为ROM为ROM存储区域,从4000H~7FFFH为保留地址区域暂
第1题
某计算机的主存地址空间中,从地址0000H~3FFFH为ROM存储区域,从地址
4000H~7FFFH为RAM的存储区域。RAM的控制信号为CS和WE,CPU的地址线为A15~A0,数据线为8位的D7~D0线,控制信号有读写控制R/W和访存请求MREQ,要求: (1)画出地址译码方案。 (2)如果ROM和RAM存储器芯片都采用8 K×1位的芯片,试画出存储器与CPU的连接图。 (3)如果ROM存储器芯片采用8K×8位的芯片,RAM存储器芯片采用4K×8位的芯片, 试画出存储器与CPU的连接图。 (4)如果ROM存储器芯片采用16K×8位的芯片,RAM存储器芯片采用8K×8位的芯片,试画出存储器与CPU的连接图。
第2题
第3题
第4题
第5题
设某计算机采用直接映像Cache,已知主存容量为4 MB,Cache容量4 096 B,字块长度为8个字(32位/字)。 (1)画出反映主存与Cache映像关系的主存地址各字段分配框图,并说明每个字段的名称及位数。 (2)设Cache初态为空,若CPU依次从主存第0,1,…,99号单元读出100个字(主存一次读出一个字),并重复按此次序读10次,问命中率为多少? (3)如果Cache的存取时间是50 ns,主存的存取时间是500 ns,根据(2)求出的命中率,求平均存取时间。 (4)计算Cache—主存系统的效率。
第6题
A.00H和BFH
B.BFH和00H
C.OBH和OFH
D.BOH和OFH
第7题
某计算机的主存采用体宽为8B的8体交叉存储器,数据总线的宽度为64位,读一个主存块的步骤: (1)发送首地址到主存(一个总线时钟周期); (2)主存控制器接受到地址后,启动第一个模块准备数据,并每隔一个总线时钟启动下一个模块准备数据。每个存储模块花4个总线时钟准备好64位数据,总线上传输一个64位数据花一个总线时钟。请问: 该计算机的Cache缺失损失(从主存中读一个主存块到Cache的时间)至少为多少总线时钟周期?
第8题
A.00010001001101
B.01000100011010
C.10100011111000
D.11010011101000
第9题
第10题
某计算机的字长为16位,主存容量为64K字,采用单字长单地址指令,共有64条指令,试采用4种寻址方式(寄存器间接寻址方式、直接寻址方式、基址变址寻址方式、寄存器相对寻址方式)设计指令格式。