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[主观题]

试用一片集成四位二进制加法计数器74LS161和一片3/8线译码器74LS138组成一个五节拍顺序脉冲发生器。

试用一片集成四位二进制加法计数器74LS161和一片3/8线译码器74LS138组成一个五节拍顺序脉冲发生器。

答案

下图(a)所示电路即为五节拍顺序脉冲发生器,其中74LS160已构成五进制加法计数器;当计数器按000,001,010,011,100五个状态循环变化时,CP,Q0,Q1,Q2,Y0~Y4的波形如图(b)所示。可见,在连续脉冲CP作用下,Y0~Y4依次产生负向脉冲,其宽度等于CP的周期。

更多“试用一片集成四位二进制加法计数器74LS161和一片3/8线译码器74LS138组成一个五节拍顺序脉冲发生器。”相关的问题

第1题

要利用两片集成计数器构成一个18进制计数器,可()。

A.用一片集成计数器构成三进制,另一片构成六进制,然后串行连接即可

B.用一片集成计数器构成十进制,另一片也构成八进制,然后串行连接即可

C.用一片集成计数器构成九进制,另一片构成二进制,然后串行连接即可

D.用一片集成计数器构成九进制,另一片构成九进制,然后串行连接即可

E.用一片集成计数器构成十二进制,另一片构成六进制,然后串行连接即可

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第2题

试用JK触发器设计一个2位同步二进制多功能计数器。当控制端XY=00时,计数器状态不变;XY=01时,为加
法计数;XY=10时,为减法计数;XY=11时,则次态为现态求反运算。试写出该计数电路的控制输入真值表(包括状态转换激励表),并画出用与非门和JK触发器实现这一控制的逻辑电路图。

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第3题

n位的二进制加法计数器,能计数的最大十进制数是多少?如果要计数的十进制数为100,需要几位二进制加法计数器?
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第4题

用PAL器件设计4位二进制同步加法计数器。

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第5题

用4位二进制同步可逆计数器T4193和必要的逻辑门实现模12加法计数器。

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第6题

一个4位二进制加法计数器起始状态为1001,当最低位接收到一个脉冲时,触发器状态为()。

A.0110

B.0100

C.1101

D.1010

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第7题

一片集成计数器74LS161芯片有()个引脚
一片集成计数器74LS161芯片有()个引脚

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第8题

用异步清零端和一个与非门(见图10.79),用反馈归零法将4位二进制加法计数器接成13进制计数器,请
用异步清零端和一个与非门(见图10.79),用反馈归零法将4位二进制加法计数器接成13进制计数器,请

用异步清零端和一个与非门(见图10.79),用反馈归零法将4位二进制加法计数器接成13进制计数器,请将线路图连接画出.

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第9题

试用集成中规模异步二-五-十进制计数器CT74LS290设计一个输出为对称方波的十进制计数器。

试用集成中规模异步二-五-十进制计数器CT74LS290设计一个输出为对称方波的十进制计数器。

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第10题

试用4位加法器74HC283实现8位二进制运算。要求当K=0时,完成加法运算;K=1时,完成减法运算。

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第11题

n位异步二进制加法计数器由n个()组成,最低位触发器的时钟端与()相连;如果触发器的时钟是下降
n位异步二进制加法计数器由n个()组成,最低位触发器的时钟端与()相连;如果触发器的时钟是下降

沿有效,则高位触发器的时钟端与相邻低位触发器的()相连;如果是上升沿有效,则与()相连。

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