若要实现一个可暂停的一位二进制计数器，控制信号0计数，1保持，可选用T触发器，且令。（)

A.0

B.1

C.2

D.3

法计数；XY=10时，为减法计数；XY=11时，则次态为现态求反运算。试写出该计数电路的控制输入真值表(包括状态转换激励表)，并画出用与非门和JK触发器实现这一控制的逻辑电路图。

若要表示0～999中的任意一个十进制数，最少需_________位二进制数。

A．6

B．8

C．10

D．1000

用CPLD中的查找表LUT(L00k up Table)结构实现： (1)一位全加器； (2)余3 BCD码计数器。

用异步清零端和一个与非门（见图10.79),用反馈归零法将4位二进制加法计数器接成13进制计数器,请

用异步清零端和一个与非门(见图10.79),用反馈归零法将4位二进制加法计数器接成13进制计数器,请将线路图连接画出.

如图所示电路可用作阶梯波发生器。如果计数器是加/减计数器，它和DAC相适应，均是十位(二进制数)，时钟频率为1MHz，求阶梯波的重复周期，试画出加法计数和减法计数时DAC的输出波形(控制信号S=0，加计数；S=1，减计数)。

图6-18所示电路可用作阶梯波发生器。如果计数器是加／减计数器，它和DAC相适应，均是十位(二进制数)，时钟频率为1 MHz，求阶梯波的重复周期，试画出加法计数和减法计数时DAC的输出波形(控制信号S=0，加计数；S=1，减计数)。