设CPU内部采用总线连接方式，如图9．6所示。（1)写出完成LDA X，STA X，ADD X（X均为主存地址)三

设CPU内部采用总线连接方式，如图9．6所示。 (1)写出完成LDA X，STA X，ADD X(X均为主存地址)三条指令所需的全部微操作，并指出哪些控制信号有效。 (2)当上述三条指令均为间接寻址时，写出完成这些指令所需的全部微操作命令，并指出哪些控制信号有效。

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发布时间：2020-09-13

更多“设CPU内部采用总线连接方式，如图9．6所示。（1)写出完成LDA X，STA X，ADD X（X均为主存地址)三”相关的问题

第1题

设CPU内部寄存器的连接与图9．6基本相同，且IR的输出与Bus相连，还需增加两个通用寄存器R1和R2，其输

入和输出都与总线连接。如果加法指令中的第二个地址码有寄存器寻址、寄存器间接寻址和存储器间接寻址这三种寻址方式，即 (1)ADD R1，R2 (R1)+(R2)→R1 (2)ADD R1，@R2 (R1)+((R2))→R1 (3)ADD R1，@mem (R1)+((mem))→R1 写出这三种寻址方式完成加法指令所需的全部微操作。

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第2题

某机器的寻址空间为64K，数据总线为8位。现有8K×8位SRAM芯片，SRAM有CS和WE控制信号；4K×8位DRAM芯片

，DRAM有CS、wE等控制信号，数据总线是双向。CPU有MERQ、R／W等控制信号(表示低电平有效)。 (1)写出DRAM控制器内部的逻辑部件名称； (2)从0000H开始安排32K×8位SRAM，从A000H安排8K×8位DRAM，画出CPU的DRAM存储器连接电路图(包括74LS138等组成的片选电路、DRAM控制器，DRAM控制器仅要求画出输入、输出信号)； (3)设DRAM读／写周期为0．5μs，CPU在1μs内要访问内存1次或2次，平均1μs访存约1．2次，刷新周期为2ms。有哪几种刷新方式，采用哪种刷新方式比较合理，并说明采用的刷新方式的时间参数和理由。

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第3题

设CPU内部结构如图10．11所示，且PC有自动加1功能。此外还有B、C、D、E、H、L六个寄存器（图中未画)，它们

设CPU内部结构如图10．11所示，且PC有自动加1功能。此外还有B、C、D、E、H、L六个寄存器(图中未画)，它们各自的输入端和输出端都与内部总线Bus相连，并分别受控制信号控制。要求写出完成下列指令组合逻辑控制单元所发出的微操作命令及节拍安排。 (1)ADD B，C ；(B)+(C)→B (2)SUB E，@H ；(E)-((H))→E 寄存器间接寻址 (3)STA @mem ；ACC→((mem)) 存储器间接寻址

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第4题

串行总线主要用于( )。

A.连接主机与外围设备

B.连接主存与CPU

C.连接运算器与控制器

D.连接CPU内部各部件

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第5题

下列不是用于连接CPU和计算机内部其他高速功能部件的总线是（）。

A.内部总线

B.数据总线