画出实现补码Booth算法的运算器框图(假设数值取n位)。要求: (1)指出寄存器和全加器的位数;
画出实现补码Booth算法的运算器框图(假设数值取n位)。要求: (1)指出寄存器和全加器的位数; (2)详细画出最低位全加器的输入电路; (3)指出加和移位的次数; (4)描述Booth算法重复加和移位的过程。
画出实现补码Booth算法的运算器框图(假设数值取n位)。要求: (1)指出寄存器和全加器的位数; (2)详细画出最低位全加器的输入电路; (3)指出加和移位的次数; (4)描述Booth算法重复加和移位的过程。
第1题
假设X、Y、Z寄存器均为16位(最高位为第0位)。在乘法开始前,被乘数已存于X中,并用Y//Z存放乘积。 (1)画出实现补码Booth算法的运算器框图。 (2)假设CU为组合逻辑控制,且采用中央控制和局部控制相结合的办法,写出完成MUL α指令(α为主存地址)的全部微操作命令及节拍安排(包括取指阶段)。 (3)指出哪些节拍属于中央控制节拍,哪些节拍属于局部控制节拍,局部控制最多需几拍?
第2题
设机器数字长为n位(不包括符号位),画出补码一位乘的运算器框图(图中必须反映补码一位乘算法),要求: (1)寄存器和全加器均用方框表示; (2)指出每个寄存器的位数及寄存器中操作数的名称; (3)详细画出第5位全加器的输入逻辑电路; (4)描述补码一位乘法过程中的重复加和移位操作。
第3题
设机器数字长为n位(不包括符号位),画出补码加减交替法的运算器框图(图中必须反映补码加减法算法),要求: (1)寄存器和全加器均用方框表示; (2)指出每个寄存器的位数及寄存器中操作数的名称; (3)详细画出第5位全加器的输入逻辑电路(设第n位为最末位); (4)描述补码加减交替操作和上商操作。
第4题
设机器数字长为n位(不包括符号位),画出补码加减交替法的运算器框图(图中必须反映补码加减交替法算法1),要求: (1)寄存器和全加器均用方框表示; (2)指出每个寄存器的位数及寄存器中操作数的名称; (3)详细画出最末位全加器的输入逻辑电路; (4)描述补码加减交替操作和上商操作。
第5题
画出实现补码加减交替除法的运算器框图,要求: (1)指出寄存器和全加器位数; (2)详细画出第4位(设n为最低位)全加器的输入电路; (3)画出上商的输入电路; (4)描述加减交替操作。
第6题
画出实现n位小数(不包括符号位在内)的补码一位乘运算器框图。要求: (1)指出寄存器和全加器位数; (2)详细画出最低位全加器的输入电路; (3)描述重复加和移位的操作; (4)指出加和移位次数。
第9题
设寄存器位数为8位,画出补码定点除法运算器框图,要求: (1)寄存器和全加器用方框表示; (2)详细画出反映补码除法的最末位全加器的输入逻辑电路; (3)描述补码加减交替操作和上商的操作; (4)指出加和移位次数。