某SRAM芯片的存储容量为512K~8位，该芯片的地址线和数据线的数目为（)。A．64和 16B．16和64C．64

A.12

B.13

C.21

D.22

某SRAM芯片的容量为512 K～8位，除电源端和接地端外，该芯片引出线的最小数为()。

A．23

B．25

C．50

D．19

A.15

B.16

C.17

D.18

序区。现有4K×4位的ROM芯片和8K×4位的SRAM芯片。 问：该机所允许的最大主存空间是多少？构建该机所允许的最大空间的主存，需用上述规格的ROM芯片和SRAM芯片各多少？

，DRAM有CS、wE等控制信号，数据总线是双向。CPU有MERQ、R／W等控制信号(表示低电平有效)。 (1)写出DRAM控制器内部的逻辑部件名称； (2)从0000H开始安排32K×8位SRAM，从A000H安排8K×8位DRAM，画出CPU的DRAM存储器连接电路图(包括74LS138等组成的片选电路、DRAM控制器，DRAM控制器仅要求画出输入、输出信号)； (3)设DRAM读／写周期为0．5μs，CPU在1μs内要访问内存1次或2次，平均1μs访存约1．2次，刷新周期为2ms。有哪几种刷新方式，采用哪种刷新方式比较合理，并说明采用的刷新方式的时间参数和理由。

某8位计算机采用单总线结构，地址总线17根（A16~0，A16为高位)，数据总线8根双向（D7~0)，控制信号（

高电平为读，低电平为写)。

已知该机存储器地址空间从0连续编址，其地址空间分配如下：最低8K为系统程序区，由ROM芯片组成;紧接着40K为备用区，暂不连接芯片;而后78K为用户程序和数据空间，用静态RAM芯片组成;最后2K用于I/O设备(与主存统一编址)。现有芯片如下：

SRAM：16K×8位，其中CS：为片选信号，低电平有效，WE：为写控制信号，低电平写，高电平读。

ROM：8K×8位，其中CS：为片选信号，低电平有效，OE：为读出控制，低电平读出有效。

译码器：3―8译码器，输出低电平有效;为使能信号，低电平时译码器功能有效。

其它“与、或”等逻辑门电路自选。

(1)请问该主存需多少SRAM芯片？

(2)试画出主存芯片与CPU的连接逻辑图。

(3)写出各芯片地址分配表。

A.20

B.22

C.25

D.30

某一SRAM芯片，其容量为1024×8位，除电源和接地端外，该芯片的引脚的最小数目为（）

A．21

B．22

C．23

D．24

试用一个具有片选使能、输出使能、读写控制、容量为8K×8位的SRAM芯片，设计一个16K×16位的存储器系统，试画出其逻辑图。

试用一个具有片选使能

容量为8 K×8位的SRAM芯片和必要的逻辑门，设计一个16 K×16位的存储器系统，试画出其逻辑图。