试用上升沿D触发器构成异步3位二进制加法计数器，要求画出逻辑电路图，以及计数器输入时钟CLK与D触发器输出端Q2~Q0的波形图。

n位异步二进制加法计数器由n个（)组成，最低位触发器的时钟端与（)相连;如果触发器的时钟是下降

沿有效，则高位触发器的时钟端与相邻低位触发器的()相连;如果是上升沿有效，则与()相连。

试用上升沿触发的D触发器设计一个1101序列检测器，它有一个输入端A和一个输出端Y

法计数；XY=10时，为减法计数；XY=11时，则次态为现态求反运算。试写出该计数电路的控制输入真值表(包括状态转换激励表)，并画出用与非门和JK触发器实现这一控制的逻辑电路图。

A.0110

B.0100

C.1101

D.1010

A.4096种

B.1024*4种

C.6536种

D.212种

E.210种

用异步清零端和一个与非门（见图10.79),用反馈归零法将4位二进制加法计数器接成13进制计数器,请

用异步清零端和一个与非门(见图10.79),用反馈归零法将4位二进制加法计数器接成13进制计数器,请将线路图连接画出.

试用一片集成四位二进制加法计数器74LS161和一片3/8线译码器74LS138组成一个五节拍顺序脉冲发生器。

A.维持阻塞触发器属于边沿触发器

B.维持阻塞D触发器就是D边沿触发器

C.维持阻塞D触发器不能有异步清零端

D.维持阻塞D触发器只能在下降沿触发

试用输出低电平有效的3线-8线译码器和逻辑门设计一组合电路。该电路输入X，输出F均为3位二进制数。二者之间关系如下：

2≤X≤5时，F=X+2

X＜2时，F=1

X＞5时，F=0